ASTABLES A PORTES LOGIQUES.

1. Fonction d’usage :

Produire des signaux périodiques de niveaux logiques dont la fréquence et le rapport cyclique seront fixes et déterminés par des composants extérieurs ( résistor et condensateur ).

Remarques :

- Il sera possible d’obtenir des Astables, soit par des portes logiques Non-Et, Non-Ou.

- Les technologies des portes, TTL, CMOS, TRIGGER pourront être utilisées.

- Il conviendra que les technologies soient compatibles avec les structures logiques environnantes.

Schéma Fonctionnel :

2. Structures existantes :

2.1 Avec des portes Non-ET ou Non-Ou en technologies Cmos :

Rappel : Le seuil pour les entrées est à 50% de VDD.

2.1.1   Caractéristiques :

-    Commande à « 1 ».

-       Rapport cyclique légèrement différent de 50%.

-       2.2 G £ T £ 2.4 G    avec G =R.

Remarque : les signaux ne dépassent pas la centaine de kHz, sans distorsions.

    2.1.2   Structure :

Remarque :

- Ici, la structure utilise des portes inverseuses et est sans commande, elle oscille spontanément. Si l’on veut avoir une commande, il suffit d’utiliser des portes « NAND » et déconnecter une des entrées de la première porte « X1 ». L’ensemble oscillera si celle-ci est mise au niveau logique « 1 ».

- Si l’on utilise des portes « NOR », la commande s’effectuera au niveau « 0 ».

2.1.3 Chronogrammes.

État de A, B, C.

Etat de VB - VC et de VS - VC

Au départ, on a admis S à « 1 », mais il est impossible de connaître l’état de la sortie. La première durée n’est pas prise en compte pour le calcul de la période T.

La période T = T1 + T2

Différence entre VA et V

Cette différence est due à la présence dans chaque entrée de portes de technologie CMOS, d’une structure de protection contre les surtensions qui écrète les surplus de charge. La présence de R prot. contribue à l’aspect des courbes ci-dessus.

Si R prot est absente, la 1^ère porte risque de se détériorer rapidement et T = 2.4 G.

Si R prot est présente la 1^ère porte est protégée et T = 2.2 G.

Structure interne de protection :

2.1.4   Etude de T .

a)     1ère charge , T’ n’est pas pris en compte , mais permet de connaître Vc initiale pour l’étude de T1

A = 0 = C , B = 1, S = 0

b) 2^ème charge, Étude de T1

A = 1 = C , B = 0, S = 1

c) 3ème cas, Étude de T2

d) Période T

Après T2, la structure va continuer à osciller.

Þ T = T1 + T2, donc pour une structure idéalisée ou possédant R prot :

T » 2.2 G

2.2 Astable avec une seule porte NAND ou NOR à entrées « Trigger de Schmitt », technologie Cmos.

Rappel : une porte logique utilisant des entrées à Hystérésis, présentent deux seuils de déclenchement V^T+ et V^T-.

V^T+ est le premier seuil actif.

V^T+ = 52% de VDD en technologie CMOS.( ou 1/3 de 5V, 1.65V en “TTL”).
V^T- = 42% de VDD en technologie CMOS.( ou 1/6 de 5V, 0.85V en “TTL”).

2.2.1 Structure :

Remarque :

- Si l’on utilise : des fonctions NAND, L’Astable est commandé au niveau logique « 1 ».

- Si l’on utilise : des fonctions NOR, L’Astable est commandé au niveau logique « 0».

- Une indécision se constatera, là aussi au démarrage, due au fait que le condensateur est peut-être plus ou moins chargé. En outre il conviendra d’atteindre le premier seuil de basculement V_T+.