MONO STABLES A PORTES CMOS.

1. Fonction

Produire une impulsion logique de durée calibrée dans le temps en fonction d'une impulsion logique de durée quelconque.

Quatre cas se présentent :

- entrée et sortie actives à l'état bas

- entrée et sortie actives à l'état haut.

- entrée active à l'état haut et sortie active à l'état bas.

- entrée active à l'état bas et sortie active à l'état haut.

Les deux dernières peuvent être conçues à partir des structures des deux premières en rajoutant des fonctions logiques de type inverseur. Elles ne seront pas étudiées ici.

A. Utilisations:

- générateur d'impulsion calibrée, temporisateur, interface anti-rebond.

B. Schéma fonctionnel et chronogrammes.

1. Entrée et sortie actives à l'état bas.

2. Entrée et sortie actives à l'état haut.

3. Remarque:

Un temps de recouvrement est nécessaire ( temps pour lequel le condensateur se décharge ), afin que le mono stable puisse fonctionner correctement à nouveau. Ce temps peut être réduit (voir structures )

4. Analyses structurelles des mono stables.

A. Entrée et sortie actives à l'état bas

1. Schéma structurel.

T= 0.7 R.C

t' recouvrement sans diode en // avec R ≡ 5.Γ

t' avec diode ≡ 0.000

Si une impulsion arrive, faisant apparaître un niveau " 0 " sur l'entrée de la structure , la sortie de la première porte " NAND " va passer à " 1 "; ceci amènera un potentiel égal à VDD sur la structure " CR ". Si le condensateur était initialement vide, alors, VDD va se retrouver intégralement sur l'entrée de la deuxième porte, faisant passer ainsi la sortie à l'état logique " 0 ". La sortie étant reliée à la deuxième entrée de la première porte, ce niveau " 0 " va générer un état mémoire, qui maintiendra la sortie de la première porte à l'état " 1 ", même si l'entrée de la structure change d'état ( quelque soit cet état) .

Le condensateur est relié a un résistor ainsi qu'à l'entrée de la deuxième porte; il se constatera la charge du condensateur. Il n'y aura pratiquement pas de dérivation de courant dans l'entrée de la porte logique, du fait de la très grande impédance de celle-ci. Le potentiel aux bornes du résistor va évoluer en fonction de la charge du condensateur tel que U_R ( t ) = VDD - U_C (t )

Sachant que U_C ( t ) = VDD. ( 1 - e^{- t/ Γ} ), nous aurons UR ( t ) = VDD. ( e^{- t/ Γ} ) , fonction décroissante.

Les portes logiques étant de technologie CMOS si l'on admet que le seuil de transition du " 0 " au " 1 " est proche de VDD / 2 , l'entrée de la seconde porte verra donc " 1 " tant que UR ( t ) ne sera pas descendu en dessous de VDD / 2. Le temps nécessaire pour cela peut se calculer tel que :

U_R ( t ) = VDD. ( e^{- t/}^Γ ) = VDD / 2

( e^{- t/}^Γ ) = 1 / 2

-t /Γ = Ln ( 1 / 2 )

t = durée de l'impulsion du monostable = T = 0.693 . Γ ,

avec Γ = RC

Passé ce temps, U_R ( t ) est descendu en deçà de VDD / 2, la deuxième porte ne voit plus " 1 " mais " 0 "; la sortie de la structure passe donc a " 1 " même si l'entrée de cette structure était resté à " 0 ".

Si cela n'est pas le cas, alors la réaction s'arrête, le rebouclage permet la combinaison " 1 "," 1 ", sur les deux entrées de la première porte qui voit sa sortie passer à " 0 " donc VSS, ici = 0V. Le condensateur se décharge et l'on peut constater une permutation du potentiel à l'entrée de la deuxième porte. Ce temps nécessaire pour décharger complètement le condensateur, se nomme " temps de recouvrement ".l'inversion de polarités aux bornes du résistor n'a aucunes conséquences nocives sur la deuxième porte, en effet , toutes les fonctions logiques a technologie CMOS sont protégées aux niveaux de leurs entrées contre les surtensions, quelque soit leurs polarités. Par contre, selon la structure interne de protection, le temps de recouvrement peut être différent d'un modèle à l'autre. Il n'excède jamais 5 Γ.

2. Courbes de fonctionnement

Soit le montage suivant :

Courbes obtenues :

Charge du condensateur :

Courbes d’entrées sortie :

B. Entrée et sortie actives à l'état haut.

1. Schéma structurel.

Si une impulsion arrive, faisant apparaître un niveau " 1 " sur l'entrée de la structure , la sortie de la première porte " NOR " va passer à " 0 "; ceci amènera un potentiel égal à VSS sur l'entrée gauche du condensateur. Le condensateur est réuni à VDD par un résistor. Si le condensateur était initialement vide, alors, VSS va se retrouver sur l'entrée de la deuxième porte, faisant passer ainsi la sortie à l'état logique " 1 ". La sortie étant reliée à la deuxième entrée de la première porte, ce niveau " 1 " va générer un état mémoire, qui maintiendra la sortie de la première porte à l'état " 0 ", même si l'entrée de la structure change d'état ( quelque soit cet état) .

Le condensateur est relié a un résistor ainsi qu'à l'entrée de la deuxième porte; il se constatera la charge du condensateur. Il n'y aura pratiquement pas de dérivation de courant dans l'entrée de la porte logique, du fait de la très grande impédance de celle-ci. La différence de potentiels aux bornes du condensateur va évoluer en une fonction exponentielle telle que :

UC ( t ) = VDD. ( 1 - e^{- t/ Γ} ), fonction croissante.

Cette d.d.p. va se retrouver à l'entrée de la deuxième porte " NOR ".

Les portes logiques étant de technologie CMOS si l'on admet que le seuil de transition du " 1 " au " 0 " est proche de VDD / 2 , l'entrée de la seconde porte verra donc " 0 " tant que UC ( t ) n'aura pas atteint VDD / 2.

Le temps nécessaire pour cela peut se calculer tel que :

U_C ( t ) = VDD. ( 1 - e^{- t/}^Γ ) = VDD / 2

( 1 - e^{- t/}^Γ ) = 1 / 2

( 1 / 2 ) - e^{- t/}^Γ = 0 , donc ( 1 / 2 ) = e^{- t/}^Γ

-t /Γ = Ln ( 1 / 2 )

t = durée de l'impulsion du monostable = T = 0.693 . Γ , avec Γ = RC

Passé ce temps, Uc ( t ) a cru au-dessus de VDD / 2, la deuxième porte ne voit plus " 0 " mais " 1 "; la sortie de la structure passe donc a " 0 " même si l'entrée de cette structure était resté à " 1 ".

Si cela n'est pas le cas, alors la réaction s'arrête, le rebouclage permet la combinaison " 0 "," 0 ", sur les deux entrées de la première porte qui voit sa sortie passer à " 1 " donc VDD. Le condensateur se décharge et l'on peut constater un passage brutal du potentiel à l'entrée de la deuxième porte de VDD / 2 à VDD + VDD / 2, donc 3 VDD / 2. Ceci est du à la disposition du résistor, raccordé à VDD et au niveau " 1 ", donc VDD, là où précédemment il y avait " 0 " donc VSS. L'entrée de la deuxième porte va donc évoluer de 3.VDD / 2 à VDD, fonction décroissante exponentielle de décharge. Le temps nécessaire pour décharger complètement le condensateur, se nomme " temps de recouvrement ". L'augmentation du potentiel n'a aucunes conséquences nocives sur la deuxième porte, en effet , toutes les fonctions logiques a technologie CMOS sont protégées aux niveaux de leurs entrées contre les surtensions, quelque soit leurs polarités. Par contre, selon la structure interne de protection, le temps de recouvrement peut être différent d'un modèle à l'autre. Il n'excède jamais 5 Γ.

2. Courbes de fonctionnement :

Soit le montage suivant :

Courbes obtenus :

Charge du condensateur :

Courbes d’entrées sortie :

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